一种集成电路的仿真方法，包括：提供初始单元电路版图，所述初始单元电路版图包括若干初始互连图形；获取互连切割层信息；根据互连切割层信息对所述初始单元电路版图进行模拟处理，以获取预设单元电路版图；根据所述预设单元电路版图建立后仿网表。通过所述集成电路的仿真方法，能够提高集成电路的仿真结果的准确性和可靠性。

　　(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 113971386 A (43)申请公布日 2022.01.25 (21)申请号 8.0 (22)申请日 2020.07.24 (71)申请人 中芯国际集成电路制造 (上海)有限 公司 地址 201203 上海市浦东新区张江路18号 申请人 中芯国际集成电路制造 (北京)有限 公司 (72)发明人 王俊蔡燕飞朱浩洲王代平 雷传震方宗勇 (74)专利代理机构 北京集佳知识产权代理有限 公司 11227 代理人 徐文欣 (51) Int.C l. G06F 30/398 (2020.01) 权利要求书2页 说明书10页 附图4页 (54)发明名称 集成电路的仿线)摘要 一种集成电路的仿真方法，包括 ：提供初始 单元电路版图，所述初始单元电路版图包括若干 初始互连图形；获取互连切割层信息；根据互连 切割层信息对所述初始单元电路版图进行模拟 处理，以获取预设单元电路版图；根据所述预设 单元电路版图建立后仿网表。通过所述集成电路 的仿真方法，能够提高集成电路的仿真结果的准 确性和可靠性。 A 6 8 3 1 7 9 3 1 1 N C CN 113971386 A 权利要求书 1/2页 1.一种集成电路的仿真方法，其特征在于，包括： 提供初始单元电路版图，所述初始单元电路版图包括若干初始互连图形； 获取互连切割层信息； 根据互连切割层信息对所述初始单元电路版图进行模拟处理，以获取预设单元电路版 图； 根据所述预设单元电路版图建立后仿网表。 2.如权利要求1所述的集成电路的仿真方法，其特征在于，获取所述互连切割层信息的 方法包括：提供互连切割层版图；根据所述互连切割层版图获取所述互连切割层信息。 3.如权利要求2所述的集成电路的仿真方法，其特征在于，所述互连切割层版图包括若 干互连切割图形；所述互连切割层信息包括：若干所述互连切割图形的形状和位置。 4.如权利要求2所述的集成电路的仿真方法，其特征在于，所述互连切割层版图包括若 干互连切割图形；所述互连切割层信息包括：体现若干所述互连切割图形的形状和位置的 信息。 5.如权利要求3或4所述的集成电路的仿真方法，其特征在于，所述模拟处理的方法包 括：根据所述互连切割层信息和初始单元电路版图获取若干待处理图形，所述待处理图形 为与互连切割图形相邻且延伸方向不同的初始互连图形；将全部所述待处理图形沿待处理 图形的延伸方向延伸至对应的关联边界，以形成第一互连图形，所述对应的关联边界为互 连切割图形与对应的待处理图形相邻的边界。 6.如权利要求5所述的集成电路的仿真方法，其特征在于，所述后仿网表包括第一后仿 网表，所述第一后仿网表包括第一RC信息。 7.如权利要求6所述的集成电路的仿真方法，其特征在于，根据所述预设单元电路版图 建立第一后仿网表的方法包括：根据所述预设单元电路版图的初始互连图形以及第一互连 图形，获取所述第一RC信息。 8.如权利要求7所述的集成电路的仿真方法，其特征在于，所述第一后仿网表还包括第 一MOS管信息。 9.如权利要求8所述的集成电路的仿真方法，其特征在于，所述初始单元电路版图还包 括若干MOS器件图形，所述预设单元电路版图的MOS器件图形与初始单元电路版图的MOS器 件图形相同；根据所述预设单元电路版图建立第一后仿网表的方法还包括：根据所述预设 单元电路版图的MOS器件图形，获取所述第一MOS管信息。 10.如权利要求9所述的集成电路的仿真方法，其特征在于，所述第一MOS管信息包括ss 工艺角信息。 11.如权利要求10所述的集成电路的仿真方法，其特征在于，还包括：根据所述第一后 仿网表建立第一时序模型。 12.如权利要求11所述的集成电路的仿真方法，其特征在于，还包括：根据所述初始单 元电路版图建立第二后仿网表。 13.如权利要求12所述的集成电路的仿真方法，其特征在于，根据所述初始单元电路版 图建立第二后仿网表的方法包括：根据所述初始单元电路版图的初始互连图形，获取所述 第二RC信息。 14.如权利要求13所述的集成电路的仿真方法，其特征在于，根据所述初始单元电路版 2 2 CN 113971386 A 权利要求书 2/2页 图建立第二后仿网表的方法还包括：根据所述初始单元电路版图的MOS器件图形，获取所述 第二MOS管信息，所述第二MOS管信息包括ff工艺角信息。 15.如权利要求14所述的集成电路的仿真方法，其特征在于，还包括：根据所述第二后 仿网表建立第二时序模型。 16.如权利要求15所述的集成电路的仿真方法，其特征在于，还包括：根据所述第一后 仿网表进行第一单元电路功能测试，获取第一电路功能测试结果；根据所述第二后仿网表 进行第二单元电路功能测试，获取第二电路功能测试结果；根据所述第一电路功能测试结 果以及第二电路功能测试结果，获取电路功能判断结果，所述电路功能判断结果包括电路 功能合格或者电路功能不合格。 17.如权利要求16所述的集成电路的仿真方法，其特征在于，获取电路功能判断结果的 方法包括：提供设计规格标准；当所述第一电路功能测试结果在所述设计规格标准范围内， 并且，当所述第二电路功能测试结果在所述设计规格标准范围内时，所述电路功能判断结 果为电路功能合格；当所述第一电路功能测试结果或所述第二电路功能测试结果在所述设 计规格标准范围外时，所述电路功能判断结果为电路功能不合格。 18.如权利要求17所述的集成电路的仿真方法，其特征在于，还包括：当所述电路功能 判断结果为电路功能合格时，根据所述第一时序模型和第二时序模型，对集成电路进行仿 真，获取集成电路的仿线页 集成电路的仿线] 本发明涉及半导体制造技术领域，特别涉及一种集成电路的仿线] 随着超大规模集成电路工艺的迅速发展，集成电路中的元器件数量不断增多，而 集成电路的尺寸却越来越小，因而，需要通过逐渐增多的金属互连层连接各元器件，从而提 高芯片的速度和集成度。 [0003] 在先进工艺中，当集成电路(IC)的版图设计完成后，通过对集成电路的版图进行 仿真，从而判断集成电路的设计方案是否符合要求。 [0004] 判断集成电路的设计方案是否符合要求主要包括两方面：一方面，是判断各集成 电路中各单元电路的电路功能是否符合设计标准，另一方面，在芯片设计过程中，存在着很 多时序的违例，因此，在设计中需要通过时序分析(Time Analysis)验证时序的正确与否。 [0005] 时序分析通常包括动态时序分析(Dynamic timing  simulation)和静态时序分析 (Static Timing Analysis，STA)。动态时序分析主要通过输入向量作为激励，来验证整个 设计的时序功能，动态时序分析的精确与否取决于输入激励的覆盖率，它的最大缺点是速 度非常慢，例如，对百万门(gate)的设计进行全部覆盖测试时，所花费的时间需要以月为单 位进行计算。静态时序分析则通过套用特定的时序模型(Timing Model)，针对特定电路分 析其是否违反设计者给定的时序限制(Timing Constraint)。相比动态时序分析，静态时序 分析由于不需要输入激励，因此速度很快，同时，由于静态时序分析基于路径分析(Path  Based)，采用穷举型逻辑，因此，理论上能分析到所有同步逻辑是否违反约束。 [0006] 一般而言，当判断集成电路中各单元电路的电路功能是否符合设计标准时，需要 基于集成电路的设计方案，获取各单元电路的后仿网表，并根据后仿网表的数据进行验证。 而当进行时序分析时，则需要根据后仿网表的数据以及相应的的制备工艺参数，对集成电 路进行时序分析。因此，在对集成电路的版图进行仿真的过程中，后仿网表的数据是否精确 尤为重要。 [0007] 然而，现有的后仿网表数据仍然不够精确，导致对集成电路的版图进行仿真的结 果不准确、不可靠。 发明内容 [0008] 本发明解决的技术问题是提供一种集成电路的仿真方法，以增加对集成电路的版 图进行仿真的结果的准确性和可靠性。 [0009] 为解决上述技术问题，本发明的技术方案提供一种集成电路的仿真方法，包括：提 供初始单元电路版图，所述初始单元电路版图包括若干初始互连图形；获取互连切割层信 息；根据互连切割层信息对所述初始单元电路版图进行模拟处理，以获取预设单元电路版 图；根据所述预设单元电路版图建立后仿网表。 [0010] 可选的，获取所述互连切割层信息的方法包括：提供互连切割层版图；根据所述互 4 4 CN 113971386 A 说明书 2/10页 连切割层版图获取所述互连切割层信息。 [0011] 可选的，所述互连切割层版图包括若干互连切割图形；所述互连切割层信息包括： 若干所述互连切割图形的形状和位置。 [0012] 可选的，所述互连切割层版图包括若干互连切割图形；所述互连切割层信息包括： 体现若干所述互连切割图形的形状和位置的信息。 [0013] 可选的，所述模拟处理的方法包括：根据所述互连切割层信息和初始单元电路版 图获取若干待处理图形，所述待处理图形为与互连切割图形相邻且延伸方向不同的初始互 连图形；将全部所述待处理图形沿待处理图形的延伸方向延伸至对应的关联边界，以形成 第一互连图形，所述对应的关联边界为互连切割图形与对应的待处理图形相邻的边界。 [0014] 可选的，所述后仿网表包括第一后仿网表，所述第一后仿网表包括第一RC信息。 [0015] 可选的，根据所述预设单元电路版图建立第一后仿网表的方法包括：根据所述预 设单元电路版图的初始互连图形以及第一互连图形，获取所述第一RC信息。 [0016] 可选的，所述第一后仿网表还包括第一MOS管信息。 [0017] 可选的，所述初始单元电路版图还包括若干MOS器件图形，所述预设单元电路版图 的MOS器件图形与初始单元电路版图的MOS器件图形相同；根据所述预设单元电路版图建立 第一后仿网表的方法还包括：根据所述预设单元电路版图的MOS器件图形，获取所述第一 MOS管信息。 [0018] 可选的，所述第一MOS管信息包括ss工艺角信息。 [0019] 可选的，还包括：根据所述第一后仿网表建立第一时序模型。 [0020] 可选的，还包括：根据所述初始单元电路版图建立第二后仿网表。 [0021] 可选的，根据所述初始单元电路版图建立第二后仿网表的方法包括：根据所述初 始单元电路版图的初始互连图形，获取所述第二RC信息。 [0022] 可选的，根据所述初始单元电路版图建立第二后仿网表的方法还包括：根据所述 初始单元电路版图的MOS器件图形，获取所述第二MOS管信息，所述第二MOS管信息包括ff工 艺角信息。 [0023] 可选的，还包括：根据所述第二后仿网表建立第二时序模型。 [0024] 可选的，还包括：根据所述第一后仿网表进行第一单元电路功能测试，获取第一电 路功能测试结果；根据所述第二后仿网表进行第二单元电路功能测试，获取第二电路功能 测试结果；根据所述第一电路功能测试结果以及第二电路功能测试结果，获取电路功能判 断结果，所述电路功能判断结果包括电路功能合格或者电路功能不合格。 [0025] 可选的，获取电路功能判断结果的方法包括：提供设计规格标准；当所述第一电路 功能测试结果在所述设计规格标准范围内，并且，当所述第二电路功能测试结果在所述设 计规格标准范围内时，所述电路功能判断结果为电路功能合格；当所述第一电路功能测试 结果或所述第二电路功能测试结果在所述设计规格标准范围外时，所述电路功能判断结果 为电路功能不合格。 [0026] 可选的，还包括：当所述电路功能判断结果为电路功能合格时，根据所述第一时序 模型和第二时序模型，对集成电路进行仿真，获取集成电路的仿线] 与现有技术相比，本发明的技术方案具有以下有益效果： [0028] 本发明技术方案提供的集成电路的仿真方法中，由于根据互连切割层信息对初始 5 5 CN 113971386 A 说明书 3/10页 单元电路版图进行模拟处理，以获取预设单元电路版图，预设单元电路版图能够预设在后 续顶层电路版图的设计中，对若干初始互连图形的修改(延长)情况。由于根据所述预设单 元电路版图建立后仿网表，因此，后仿网表能够体现预设若干初始互连图形被修改(延长) 后的信息数据，从而，提高了针对初始单元电路版图的后仿网表的精度。由于提高了针对初 始单元电路版图的后仿网表的精度，因此，一方面，能够提高后续通过后仿网表建立的时序 模型的精度，在后续根据所述时序模型对集成电路进行仿真的过程中，有利于提高仿真结 果的精度和可靠性，另一方面，能够更准确的在后续判断初始单元电路版图的电路功能是 否合格，从而，能够更准确的筛选可以进行集成电路进行仿真的初始单元电路版图。 附图说明 [0029] 图1是一种集成电路的仿真方法的流程示意图； [0030] 图2是一种集成电路的单元电路的版图示意图； [0031] 图3是本发明一实施例的集成电路的仿真方法的流程示意图； [0032] 图4是本发明一实施例的初始单元电路版图的示意图； [0033] 图5是本发明一实施例的互连切割层版图的结构示意图； [0034] 图6是本发明一实施例预设单元电路版图的示意图。 具体实施方式 [0035] 如背景技术所述，现有的后仿网表数据仍然不够精确，导致对集成电路的版图进 行仿真的结果不准确。现结合具体的实施例进行分析说明。 [0036] 图1是一种集成电路的仿真方法的流程示意图。 [0037] 图2是一种集成电路的单元电路的版图示意图。 [0038] 请参考图1，所述集成电路的仿线，提供单元电路的版图； [0040] 步骤S110，根据单元电路的版图，建立所述单元电路的版图的后仿网表； [0041] 步骤S120，根据所述后仿网表，建立单元电路时序模型； [0042] 步骤S130，根据所述后仿网表，进行单元电路功能测试，并获取单元电路功能测试 结果； [0043] 步骤S140，提供设计规格标准，并对比单元电路功能测试结果与设计规格标准； [0044] 当单元电路功能测试的结果在所述设计规格标准范围外时，执行步骤S150，并将； 当单元电路功能测试的结果在所述设计规格标准范围内时，继续执行步骤S160。 [0045] 步骤S150，判断所述单元电路的版图设计不合格，修改所述单元电路的版图。 [0046] 步骤S160，根据所述单元电路时序模型，进行集成电路仿线] 所述单元电路的版图10(如图2所示)包括：若干第一互连图形11，所述第一互连图 形11用于形成所述第一互连结构。 [0048] 所述单元电路的版图10用于后续形成集成电路。 [0049] 所述后仿网表包括RC信息以及MOS管信息，当MOS管信息包括ss工艺角信息时，通 过所述后仿网表建立第一时序模型；当MOS管信息包括ff工艺角信息时，通过所述后仿网表 建立第二时序模型。 6 6 CN 113971386 A 说明书 4/10页 [0050] 从而，能够根据第一时序模型和第二时序模型对集成电路进行仿真，获取集成电 路的时序延迟情况。 [0051] 需要说明的是，为了便于理解，图2中仅示意性的表示出单元电路的版图10中的部 分第一互连图形11。 [0052] 然而，为了提高集成电路的集成度，在后续顶层电路设计的过程中，需要将多个单 元电路的版图10拼接。而将多个单元电路的版图10拼接后，一方面，各单元电路的版图10 中，部分相邻的第一互连图形11之间的端部间距S2(未图示)较小，另一方面，部分第一互连 图形11与顶层电路版图的集成互连图形21(如图2所示)之间的端部间距S1(如图2所示)较 小。由于端部间距S2和端部间距S1较小，因此，需要通过互连切割图形20(如图2所示)，断开 相连的第一互连图形11和集成互连图形21，以形成与这部分的第一互连图形11、集成互连 图形21相对应的第一互连结构、集成互连结构。 [0053] 一方面，为了减少互连切割图形20形成的互连切割结构占用的面积，减小互连切 割结构对其他半导体结构形成位置的影响，因此，导致了互连切割图形20的关键尺寸较小， 另一方面，一个互连切割图形20可能需要应对不同的端部间距S1和端部间距S2，为了对应 所述端部间距S1和端部间距S2之中最小的端部间距S1和端部间距S2，因此，也会导致互连 切割图形20的关键尺寸较小。从而，导致部分第一互连图形11在单元电路的版图设计结束 后，为了配合所述互连切割图形20，需要修改。即：在单元电路的版图10设计结束后，在后续 顶层电路设计中，部分第一互连图形11被延长至所述互连切割图形20，形成增补第一互连 图形13(如图2所示)。 [0054] 由于形成增补第一互连图形13，因此，单元电路的版图10对应的寄生电阻和寄生 电容被增加，导致在上述集成电路的仿真方法所建立的后仿网表中，单元电路的版图10的 RC信息精确度较差，即，所述后仿网表的数据精度较差。从而，不仅通过所述后仿网表进行 的单元电路功能测试的结果不可靠。同时，由于所述RC信息精确度主要反应了电阻电容延 迟情况，因此，寄生电阻和寄生电容被增加，导致RC信息精确度较差，使得基于后仿网表建 立的第一时序模型精度较差，即：根据所述后仿网表建立的时序模型难以反应单元电路极 限(最差)的时序延迟情况。由于第一时序模型精度较差，因此，导致集成电路仿真的结果不 准确，无法准确预估集成电路的时序延迟的极限情况。 [0055] 为解决所述技术问题，本发明实施例提供了一种集成电路的仿真方法，通过根据 互连切割图形层信息和每个初始单元电路版图，获取每个单元电路的预设单元电路版图， 并且，根据每个所述预设单元电路版图，建立基于该预设单元电路版图的后仿网表，从而， 提高了后仿网表的数据精度，有利于提高仿真结果的准确性和可靠性。 [0056] 为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本 发明的具体实施例做详细的说明。 [0057] 图3是本发明一实施例的集成电路的仿真方法的流程示意图。 [0058] 请参考图3，所述集成电路的仿线，提供初始单元电路版图，所述初始单元电路版图包括若干初始互连图 形。 [0060] 在执行步骤S200后，分别执行步骤S210以及步骤S220。 [0061] 步骤S210，获取互连切割层信息。 7 7 CN 113971386 A 说明书 5/10页 [0062] 在执行步骤S210后，依次执行步骤S211至步骤S214。 [0063] 步骤S211，根据互连切割层信息对所述初始单元电路版图进行模拟处理，以获取 预设单元电路版图。 [0064] 步骤S212，根据所述预设单元电路版图建立后仿网表，所述后仿网表包括第一后 仿网表。 [0065] 步骤S213，根据所述第一后仿网表建立第一时序模型。 [0066] 步骤S214，根据所述第一后仿网表进行第一单元电路功能测试，获取第一电路功 能测试结果。 [0067] 步骤S220，根据所述初始单元电路版图建立第二后仿网表。 [0068] 在执行步骤S220后，依次执行步骤S221至步骤S222。 [0069] 步骤S221，根据所述第二后仿网表建立第二时序模型。 [0070] 步骤S222，根据所述第二后仿网表进行第二单元电路功能测试，获取第二电路功 能测试结果。 [0071] 在执行步骤S214及步骤S222后，执行步骤S230。 [0072] 步骤S230，根据所述第一电路功能测试结果以及第二电路功能测试结果，获取电 路功能判断结果，所述电路功能判断结果包括电路功能合格或者电路功能不合格。 [0073] 当所述电路功能判断结果为电路功能不合格时，执行步骤S240。 [0074] 步骤S240，修改初始单元电路版图。 [0075] 在执行步骤S240后，将修改后的初始单元单路版图作为步骤S200中的初始单元电 路版图，重新开始执行步骤S200，并重复上述步骤，直至电路功能判断结果为电路功能合 格。 [0076] 当所述电路功能判断结果为电路功能合格时，执行步骤S250。 [0077] 步骤S250，根据所述第一时序模型和第二时序模型，对集成电路进行仿真，获取集 成电路的仿线] 由于根据互连切割层信息对初始单元电路版图进行模拟处理，以获取预设单元电 路版图，所述预设单元电路版图能够预设在顶层电路版图的设计中，对若干初始互连图形 的修改(延长)情况。由于根据所述预设单元电路版图建立后仿网表，因此，后仿网表能够体 现预设若干初始互连图形被修改(延长)后的信息数据，从而，提高了针对初始单元电路版 图的后仿网表的精度。由于提高了针对初始单元电路版图的后仿网表的精度，同时，由于后 仿网表包括第一后仿网表，因此，一方面，能够提高通过第一后仿网表建立的第一时序模型 的精度，在根据第一时序模型对集成电路进行仿真的过程中，有利于提高仿真结果的精度 和可靠性，另一方面，能够更准确的在判断初始单元电路版图的电路功能是否合格，从而， 能够更准确的筛选可以进行集成电路进行仿真的初始单元电路版图。 [0079] 以下结合附图进行详细说明。 [0080] 图4是本发明一实施例的初始单元电路版图的示意图。 [0081] 请参考图4，执行步骤S200，提供初始单元电路版图200，所述初始单元电路版图 200包括若干初始互连图形201。 [0082] 所述初始单元电路版图200用于形成单元电路，所述初始互连图形201用于形成所 述单元电路中的单元电互连结构。 8 8 CN 113971386 A 说明书 6/10页 [0083] 需要说明的是，在进行集成电路设计时，需要先分别设计出若干初始单元电路版 图200，然后，进行顶层电路版图设计，以形成完整的集成电路版图，从而，通过顶层电路版 图所对应的顶层电路，能够将各初始单元电路版图200所对应的单元电路之间根据设计要 求电连接。由于各初始单元电路版图200根据实际功能要求设计，因此，根据对各初始单元 单路版图200实际功能要求的相同或不相同，各单元电路版图200之间也可以相同或不相 同。 [0084] 需要说明的是，为了便于理解本实施例所述的集成电路的仿线。由于根据实际功能要求设计初始单元单路版图200，因此，实 际的初始互连图形201数量可以是1个，也可以是多个，并且，实际的初始互连图形201的形 状也可以与图4所示的初始互连图形201的形状不同。所述初始互连图形201的数量和形状 不影响所述集成电路的仿线] 在本实施例中，所述初始单元电路版图200还包括若干半导体器件图形，所述半导 体器件图形包括MOS器件图形(未图示)。 [0086] 所述半导体器件图形用于形成单元电路的半导体器件，所述MOS器件图形用于形 成所述半导体器件中的MOS管。 [0087] 在其他实施例中，所述半导体器件图形还包括电阻、电容等器件的图形。 [0088] 请参考图5，图5是本发明一实施例的互连切割层版图的结构示意图，执行步骤 S210，获取互连切割层信息。 [0089] 在本实施例中，获取所述互连切割层信息的方法包括：提供互连切割层版图(图中 未标示)；根据所述互连切割层版图获取所述互连切割层信息。 [0090] 所述互连切割层版图包括若干互连切割图形301，所述互连切割图形301具有互连 切割图形301的边界302。 [0091] 需要说明的是，所述互连切割层版图用于形成互连切割层，所述互连切割图形301 用于形成互连切割层中的互连切割结构。在进行集成电路设计的过程中，为了提高集成电 路的集成度，所述顶层电路版图包括顶层互连结构版图以及所述互连切割层版图，从而，一 方面，通过顶层互连结构版图形成若干顶层电互连结构，实现各单元电路之间的电连接，另 一方面，通过传递互连切割层版图中若干互连切割图形301的形状所形成的半导体结构，能 够间隔开各单元电路的单元电互连结构、各单元电路的半导体器件、以及若干顶层电互连 结构，从而，能够根据设计要求，实现各单元电路的单元电互连结构之间、各单元电路的单 元电互连结构与半导体器件之间、各单元电路的单元电互连结构与若干顶层电互连结构之 间、以及各单元电路的半导体器件与若干顶层电互连结构之间的电绝缘。 [0092] 在本实施例中，所述互连切割层信息包括：若干所述互连切割图形301的形状和位 置。 [0093] 需要说明的是，为了便于理解本实施例所述的集成电路的仿线中示意的 例举了互连切割层版图中的1个互连切割图形301。由于根据实际对电绝缘的要求，设计互 连切割层版图，因此，实际的互连切割图形301数量可以是1个，也可以是多个，并且，实际的 互连切割图形301的形状也可以与图5所示的互连切割图形301的形状不同。所述互连切割 图形301的数量和形状不影响所述集成电路的仿线] 需要说明的是，为了便于理解本实施例所述的集成电路的仿线页 举的1个互连切割图形301与图4所示的初始单元电路版图200重叠，以便于说明所述互连切 割图形301在所述初始单元电路版图200中的对应位置。 [0095] 在其他实施例中，所述互连切割层信息包括：体现若干所述互连切割图形的形状 和位置的信息，例如是体现若干所述互连切割图形的形状和位置的坐标数据等。 [0096] 在本实施例中，在执行步骤S200后，执行步骤S210。 [0097] 在其他实施例中，在执行步骤S210后，执行步骤S200。或者，同时执行步骤S200和 步骤S210。 [0098] 由于执行步骤S200和步骤S210的目的在于后续对所述初始单元电路版图200进行 模拟处理，即执行步骤S211，因此，步骤S200和步骤S210之间的执行顺序不影响所述集成电 路的仿线是本发明一实施例预设单元电路版图的示意图，在执行步骤S200 和步骤S210后，执行步骤S211，根据互连切割层信息对所述初始单元电路版图200(如图4所 示)进行模拟处理，以获取预设单元电路版图210。 [0100] 在本实施例中，所述模拟处理的方法包括：根据所述互连切割层信息和初始单元 电路版图200获取若干待处理图形(图中未标示)，所述待处理图形为与互连切割图形301相 邻且延伸方向不同的初始互连图形201；将全部所述待处理图形沿待处理图形的延伸方向 延伸至对应的关联边界303，以形成第一互连图形211，所述对应的关联边界为互连切割图 形301与对应的待处理图形相邻的边界302。 [0101] 由于在本实施例中，所述模拟处理中，对与互连切割图形301相邻且延伸方向不同 的初始互连图形201全部进行处理(延伸至对应的关联边界303)，因此，所述预设单元电路 版图210能够预设出顶层电路版图设计对初始单元电路版图200最极端的影响，即：顶层电 路版图设计过程中，最多的初始互连图形201被极限延伸的情况。 [0102] 需要说明的是，为了便于理解所述模拟处理的方法，图6中以虚线框A表示出，所述 第一互连图形211相对于对应的模拟处理前的初始互连图形201(如图4所示)，所延伸出的 部分。 [0103] 在另一实施例中，所述模拟处理的方法还包括：根据所述互连切割层信息和初始 单元电路版图获取若干待处理图形，所述待处理图形为与互连切割图形相邻且延伸方向不 同的初始互连图形；将50％的待处理图形的沿待处理图形的延伸方向延伸至对应的关联边 界，以形成第一互连图形，所述对应的关联边界为互连切割图形与对应的待处理图形相邻 的边界。因此，相比所述最极端影响，所述预设单元电路版图能够预设出顶层电路版图设计 对初始单元电路版图产生50％影响的情况，即：顶层电路版图设计过程中，50％的初始互连 图形被延伸的情况。 [0104] 由于所述模拟处理不包括对初始单元电路版图200中半导体器件图形的处理，因 此，所述预设单元电路版图210的MOS器件图形与初始单元电路版图200的MOS器件图形相 同。 [0105] 请继续参考图6，在获取预设单元电路版图210后，接着执行步骤S212，根据所述预 设单元电路版图210建立后仿网表，所述后仿网表包括第一后仿网表；在步骤S212后，执行 步骤S213，根据所述第一后仿网表建立第一时序模型。 [0106] 在本实施例中，所述第一后仿网表包括第一RC信息。 10 10 CN 113971386 A 说明书 8/10页 [0107] 在本实施例中，所述第一后仿网表还包括第一MOS管信息。 [0108] 在其他实施例中，所述第一后仿网表不包括第一MOS管信息。 [0109] 在本实施例中，所述第一MOS管信息包括ss工艺角信息。 [0110] 在本实施例中，所述第一时序模型可以是静态时序模型(用于静态时序分析)，也 可以是动态时序模型(用于动态时序分析)。 [0111] 具体而言，在本实施例中，根据所述预设单元电路版图210建立第一后仿网表的方 法包括：根据所述预设单元电路版图210的初始互连图形201以及第一互连图形211，获取所 述第一RC信息；根据所述预设单元电路版图210的MOS器件图形，获取所述第一MOS管信息。 [0112] 需要说明的是，由于在集成电路的实际制造过程中，受到制造工艺的精度影响，实 际形成的集成电路与集成电路版图对应的集成电路容易出现偏差，导致实际的集成电路与 设计的集成电路之间表现出的特性不一致。所述ss工艺角信息是指，集成电路的实际制造 过程，形成的MOS管(包括NMOS管和PMOS管)反应速度最慢情况时，即，制造工艺精度最恶劣 的情况时，相关的工艺参数数据。 [0113] 由于根据所述预设单元电路版图210的初始互连图形201以及第一互连图形211， 获取所述第一RC信息，因此，所述第一RC信息中包括了顶层电路版图设计对初始单元电路 版图200最极端的影响的相关数据信息。由于根据所述预设单元电路版图210的MOS器件图 形，获取所述第一MOS管信息，并且，所述第一MOS管信息包括ss工艺角信息，因此，所述第一 MOS管信息包括了制造工艺偏差最大时，初始单元电路版图200对应的半导体器件的相关数 据信息。从而，所述第一后仿网表不仅包括了制造工艺的精度造成的最恶劣的影响，还包括 了顶层电路版图设计造成的最极端的影响，使得第一后仿网表的精度能够更高。 [0114] 由于根据所述第一后仿网表建立第一时序模型，因此，第一时序模型不仅能够体 现出制造工艺的精度对单元电路造成的最极端影响，还能够体现出顶层电路版图设计对单 元电互连结构造成的最极端影响，从而，第一时序模型能够更精确的反应出初始单元电路 版图200受到顶层电路版图设计影响后，单元电路最慢的时序情况，即，提高了仿真中ss工 艺角的精度。在后续根据所述第一时序模型对集成电路进行仿真时，有利于提高仿真结果 的精度和可靠性。 [0115] 在另一实施例中，在将50％的待处理图形的沿待处理图形的延伸方向延伸至对应 的关联边界，以形成第一互连图形，获取预设单元电路版图后，根据所述预设单元电路版图 建立后仿网表，所述后仿网表包括第三后仿网表，并且，根据所述第三后仿网表建立第三时 序模型，所述第三时序模型可以是静态时序模型(用于静态时序分析)，也可以是动态时序 模型(用于动态时序分析)。从而，相比所述最极端影响，所述第三后仿网表包括了顶层电路 版图设计对初始单元电路版图造成50％影响时的相关数据信息，有利于提高仿真中tt工艺 角的精度。 [0116] 在本实施例中，在步骤S213后，执行步骤S214，根据所述第一后仿网表进行第一单 元电路功能测试，获取第一电路功能测试结果。 [0117] 需要说明的是，所述第一电路功能测试结果是指，体现预设单元电路版图210对应 的单元电路功能的数据，即，受到最恶劣的制造工艺偏差，同时受顶层电路版图设计影响最 大时的单元电路的电路功能的数据。 [0118] 同样的，由于提高了第一后仿网表的精度，因此，根据所述第一后仿网表进行第一 11 11 CN 113971386 A 说明书 9/10页 单元电路功能测试后，能够获取精度更高的第一电路功能测试结果。 [0119] 在其他实施例中，在执行步骤S214后，执行步骤S213。或者，同时执行步骤S214和 步骤S213。 [0120] 需要说明的是，步骤S213和步骤S214之间的先后顺序不影响所述集成电路的仿线，根据所述初始单元电路版图200建 立第二后仿网表；在步骤S220后，执行步骤S221，根据所述第二后仿网表建立第二时序模 型。 [0122] 在本实施例中，所述第二后仿网表包括第二RC信息。 [0123] 在本实施例中，所述第二后仿网表还包括第二MOS管信息。 [0124] 在其他实施例中，所述第二后仿网表不包括第二MOS管信息。 [0125] 在本实施例中，所述第二MOS管信息包括ff工艺角信息。 [0126] 在本实施例中，所述第二时序模型可以是静态时序模型(用于静态时序分析)，也 可以是动态时序模型(用于动态时序分析)。 [0127] 具体而言，在本实施例中，根据所述初始单元电路版图200建立第二后仿网表的方 法包括：根据所述初始单元电路版图200的初始互连图形201，获取所述第二RC信息；根据所 述初始单元电路版图200的MOS器件图形，获取所述第二MOS管信息。 [0128] 所述ff工艺角信息是指，集成电路的实际制造过程，形成的MOS管(包括NMOS管和 PMOS管)反应速度最快情况时，即，制造工艺精度最好的情况时，相关的工艺参数数据。 [0129] 由于根据所述初始单元电路版图200的初始互连图形201，获取所述第二RC信息， 因此，所述第二RC信息中包括了顶层电路版图设计对初始单元电路版图200没有影响时的 相关数据信息。由于根据所述初始单元电路版图200的MOS器件图形，获取所述第二MOS管信 息，并且，所述第二MOS管信息包括ff工艺角信息，因此，所述第二MOS管信息包括了制造工 艺偏差最少时，初始单元电路版图200对应的半导体器件的相关数据信息。从而，所述第二 后仿网表包括了制造工艺偏差造成最少影响、以及顶层电路版图设计造成最少影响时的相 关数据信息。 [0130] 由于根据所述第二后仿网表建立第二时序模型，因此，第二时序模型能够体现单 元电路最快的时序情况。 [0131] 在本实施例中，在步骤S221后，执行步骤S222，根据所述第二后仿网表进行第二单 元电路功能测试，获取第二电路功能测试结果。 [0132] 需要说明的是，所述第二电路功能测试结果是指，体现初始单元电路版图200对应 的单元电路功能的数据，即，受到最少的制造工艺偏差，同时不受顶层电路版图设计影响时 的单元电路的电路功能的数据。 [0133] 在其他实施例中，在执行步骤S222后，执行步骤S221。或者，同时执行步骤S222和 步骤S221。 [0134] 需要说明的是，步骤S221和步骤S222之间的先后顺序不影响所述集成电路的仿线] 在本实施例中，在执行步骤S214及步骤S222后，执行步骤S230。 [0136] 步骤S230，根据所述第一电路功能测试结果以及第二电路功能测试结果，获取电 12 12 CN 113971386 A 说明书 10/10页 路功能判断结果，所述电路功能判断结果包括电路功能合格或者电路功能不合格。 [0137] 由于提高了第一电路功能测试结果的精度，因此，能够更准确的判断初始单元电 路版图200的电路功能是否合格，从而，能够更准确的筛选可以进行集成电路进行仿线] 具体而言，在本实施例中，获取电路功能判断结果的方法包括：提供设计规格标 准；当所述第一电路功能测试结果在所述设计规格标准范围内，并且，当所述第二电路功能 测试结果在所述设计规格标准范围内时，所述电路功能判断结果为电路功能合格；当所述 第一电路功能测试结果或所述第二电路功能测试结果在所述设计规格标准范围外时，所述 电路功能判断结果为电路功能不合格。 [0139] 需要说明的是，由于步骤S213、步骤S221和步骤S230之间的先后顺序不影响所述 集成电路的仿真方法的效果，因此，在其他实施例中，步骤S213和步骤S221还能够在步骤 S230后执行，或者，步骤S213或步骤S221与步骤S230同时执行。 [0140] pg电子控股有限公司接着，在本实施例中，当所述电路功能判断结果为电路功能不合格时，执行步骤 S240，修改初始单元电路版图200。 [0141] 在执行步骤S240后，将修改后的初始单元单路版图作为步骤S200中的初始单元电 路版图，重新开始执行步骤S200，并重复上述步骤，直至电路功能判断结果为电路功能合 格。 [0142] 在其他实施例中，不执行步骤S240，放弃初始单元单路版图200，重新设计新的初 始单元电路版图。 [0143] 在本实施例中，当所述电路功能判断结果为电路功能合格时，执行步骤S250，根据 所述第一时序模型和第二时序模型，对集成电路进行仿真，获取集成电路的仿线] 第一时序模型能够更精确的反应出初始单元电路版图200受到顶层电路版图设计 影响后，单元电路最慢的时序情况，因此，提高了集成电路的仿真结果精度，更准确的模拟 出集成电路时序的范围，有利于提高仿真结果的精度和可靠性。 [0145] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本 发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所 限定的范围为准。 13 13 CN 113971386 A 说明书附图 1/4页 图1 图2 14 14 CN 113971386 A 说明书附图 2/4页 图3 15 15 CN 113971386 A 说明书附图 3/4页 图4 图5 16 16 CN 113971386 A 说明书附图 4/4页 图6 17 17

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